Faltungsencoder für IEEE 802.11 – Modellbasiertes Design und FPGA-Verifikation

Einführung in Faltungsencoder für moderne Kommunikationssysteme

Faltungsencoder sind das Herzstück vieler drahtloser Standards wie IEEE 802.11 (WLAN) und IEEE 802.16 (WiMAX). Sie schützen Daten vor Übertragungsfehlern, indem sie Redundanz hinzufügen. In diesem Tutorial zeigen wir dir, wie du einen solchen Encoder mit einem modellbasierten Ansatz entwirfst, auf einem FPGA implementierst und verifizierst. Der Trend zu immer schnelleren WLAN-Standards (z. B. Wi‑Fi 7 im Jahr 2026) macht das Verständnis dieser Codierer besonders wertvoll.

Spezifikation und Herleitung der Encoder-Struktur

Der in IEEE 802.11 verwendete Faltungsencoder hat die Generatorpolynome g0 = 133 (oktal) und g1 = 171 (oktal). Die Coderate beträgt 1/2, die Einflusslänge (constraint length) K=7. Die Umrechnung von oktal in Polynomform erfolgt durch binäre Darstellung der Oktalziffern:

• 133 (oktal) → 1 011 011 (binär) → 1 + D + D² + D³ + D⁶
• 171 (oktal) → 1 111 001 (binär) → 1 + D² + D³ + D⁵ + D⁶

Das Schieberegister mit 6 Speichern (K‑1 = 6) und die entsprechenden Tap-Verknüpfungen ergeben die Schaltung. Ein Trellis-Diagramm veranschaulicht die Zustandsübergänge – hilfreich, um den Algorithmus zu verstehen.

Modellbasiertes Design mit Simulink und System Generator

Im ersten Schritt erstellst du ein Simulink-Modell des Encoders mit Standard-Blöcken (z. B. XOR, Delay). Dies dient als funktionale Referenz. Anschließend setzt du den Encoder mit Xilinx System Generator für DSP um. Die Vorteile des modellbasierten Designs liegen auf der Hand: Du visualisierst die Datenflüsse, simulierst Bit‑genau und generierst automatisch HDL-Code. Für die Hardware-Verifikation nutzt du Hardware-in-the-Loop (HIL): Das FPGA führt den Encoder in Echtzeit aus, während Simulink die Stimuli liefert und die Ergebnisse mit der Simulation vergleicht.

Implementierung auf FPGA und HIL-Verifikation

Nach der Synthese in Vivado (Ziel: z. B. Xilinx Artix‑7) implementierst du den Encoder auf dem FPGA. Über eine JTAG‑ oder Ethernet‑Verbindung kommuniziert das FPGA mit Simulink. Du testest verschiedene Bitfolgen und misst die Latenz. Die HIL-Verifikation zeigt, ob der Encoder in der realen Hardware korrekt arbeitet – ein entscheidender Schritt vor dem Einsatz in einem Kommunikationssystem.

Synthese, Timing-Analyse und Optimierung

In Vivado analysierst du den Ressourcenverbrauch: LUTs, Flip‑Flops und Slice‑Register. Der kritische Pfad liegt meist in der XOR-Verkettung der Taps. Um die Taktrate zu erhöhen, kannst du Pipelining einführen – also zusätzliche Register zwischen den XOR-Stufen. Dies erhöht zwar die Latenz, verbessert aber die maximale Taktfrequenz. Falls Timing nicht eingehalten wird, kann es zu Setup‑ oder Hold‑Verletzungen kommen, was die Zuverlässigkeit gefährdet. Auch der Energieverbrauch spielt eine Rolle: Moderne FPGA-Designs müssen oft strenge Umweltauflagen erfüllen.

RTL-Crosscheck mit VHDL

Zur Absicherung schreibst du eine VHDL-Beschreibung des Encoders und vergleichst die Ausgaben mit dem Modell. Der Clou: Du verwendest in System Generator ein BlackBox-Element, das dein eigenes VHDL-Design einbindet. So tauschst du die Standard-Blöcke durch eigene Komponenten aus und zeigst, dass dein HDL-Äquivalent funktional identisch ist. Dies vertieft das Verständnis für die Hardware-Implementierung und die Abstraktionsebenen.

Fazit und Ausblick

Der modellbasierte Entwurf eines Faltungsencoders vereint theoretisches Wissen mit praktischer FPGA-Entwicklung. Du durchläufst den gesamten Design‑Flow: von der Spezifikation über die Simulation bis zur Hardware-Verifikation. In Zeiten von Wi‑Fi 7 und 5G-Advanced sind solche Kenntnisse gefragt. Mit den erlernten Methoden kannst du auch komplexere Codierer oder andere digitale Systeme effizient umsetzen.